Implemantação do algoritmo de subtração de fundo para detecção de objetos em movimento, usando sistemas reconfiguráveis
Autor(a)
Ferreira, Camilo Sánchez
Orientador(a) Coorientador(a)
Llanos Quintero, Carlos Humberto
Data de aceite
2012-07-17
Data de disponibilizacao
2012-07-17
Data de publicacao
2012-07-17
Data de defesa submissao
2012-03-27
Citacao
FERREIRA, Camilo Sánchez. Implemantação do algoritmo de subtração de fundo para detecção de objetos em movimento, usando sistemas reconfiguráveis. 2012. 94 f. il. Dissertação (Mestrado em Sistemas Mecatrônicos)—Universidade Brasília, Brasília, 2012.
Dissertação (mestrado)—Universidade Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2012.
Resumo Portugues
Atualmente, o mercado e a comunidade acadêmica têm requerido aplicações baseadas no processamento de imagens e vídeo com varias restrições de tempo real. Por outro lado, a detecção de objetos em movimento é uma etapa muito importante em aplicações de robótica móvel e segurança. Com o fim de encontrar um desenho alternativo que permita o rápido desenvolvimento de sistemas de detecção de movimento em tempo real, este trabalho propõe uma arquitetura hardware para a detecção de objetos em movimento baseada no algoritmo de subtração do fundo, sendo implementado em FPGAs (Field Programmable Gate Arrays). Para alcançar isto, foram executados os seguintes passos: (a) a imagem de fundo (em níveis de cinza) é armazenada em uma memoria SRAM externa, (b) é aplicada uma etapa de filtragem passa-baixa nas imagens de fundo e no quadro atual, (c) é realizada a operação de subtração entre as duas imagens, e (d) é aplicado um filtro morfológico sobre a imagem resultante. Posteriormente é calculado o centro de gravidade do objeto para ser enviado para um computador (via interface RS-232 desenvolvida no processador embarcado Nios II da Altera Corp.). Adicionalmente, o sistema foi implementado sobre um robô móvel para a calibração e validação de um sensor de distâncias baseado em um sistema de visão omnidirecional. Tanto os resultados práticos da detecção de movimento como os resultados de síntese têm demostrado a viabilidade dos FPGAs na implementação dos algoritmos propostos sobre uma plataforma de hardware. O sistema implementado fornece um pixel (picture element) processado por cada ciclo de relógio da FPGA depois de um período de latência, sendo 32 vezes mais rápido do que o mesmo algoritmo implementado em software (isto foi testado utilizando o sistema operacional de tempo real xPC Target da MathWorks). _________________________________________________________________________ ABSTRACT
Resumo Ingles
Currently, both the market and the academic communities have required applications based on image and video processing with several real-time constraints. On the other hand, detection of moving objects is a very important stage in mobile robotics and surveillance applications. In order to achieve an alternative design that allows the rapid development of real time motion detection systems this work proposes a hardware architecture for motion detection based on the background subtraction algorithm, which is implemented on FPGAs (Field Programmable Gate Arrays). For achieving this, the following steps are executed: (a) a background image (in gray-level format) is stored in an external SRAM memory, (b) a low-pass filter is applied to both the stored and current images, (c) a subtraction operation between both images is obtained, and (d) a morphological filter is applied over the resulting image. Afterward, the gravity center of the object is calculated and sent to a PC (via RS-232 interface developed on Nios II embedded processor from Altera Corp.). Additionally, the system was implemented on a mobile robot for calibration and validation of a distance sensor based on a omnidirectional vision system. Both the practical results of the motion detection system and synthesis results have demonstrated the feasibility of FPGAs for implementing the proposed algorithms on a hardware platform. The implemented system provides one processed pixel per FPGA’s clock cycle (after the latency time) and speed-ups the software implementation (using the real-time xPC Target OS from MathWorks) by a factor of 32.
Unidade academica
Faculdade de Tecnologia
Departamento
Departamento de Engenharia Mecânica
Idioma
Português
Tipo de documento
Dissertação
Formato
application/pdf
Direitos de acesso
Acesso Aberto
Palavras-chave
Processamento de imagens||Sistemas embarcados (Computadores)
